PDF MT72HVQ1G72PY-53E Data sheet ( Hoja de datos )

Número de pieza	MT72HVQ1G72PY-53E
Descripción	DDR2 SDRAM VLP RDIMM
Fabricantes	Micron Technology
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No Preview Available ! 8GB (x72, ECC, QR) 240-Pin DDR2 SDRAM VLP RDIMM Features DDR2 SDRAM VLP RDIMM MT72HVQ1G72P – 8GB For component data sheets, refer to Micron’s Web site: www.micron.com Features • Fits with ATCA form factor • 240-pin, very low profile registered dual in-line memory module (VLP RDIMM) • Fast data transfer rates: PC2-4200 or PC2-5300 • 8GB module density (1 Gig x 72) • Supports ECC error detection and correction • Register parity function denoted with a “P” in the module part number • VDD = VDDQ = +1.8V • VDDSPD = +1.7V to +3.6V • JEDEC-standard 1.8V I/O (SSTL_18-compatible) • Differential data strobe (DQS, DQS#) option • 4n-bit prefetch architecture • Quad rank • Multiple internal device banks for concurrent operation • Programmable CAS# latency (CL) • Posted CAS# additive latency (AL) • WRITE latency = READ latency - 1 tCK • Programmable burst lengths: 4 or 8 • 64ms, 8,192-cycle refresh • On-die termination (ODT) • Serial presence-detect (SPD) with EEPROM • Gold edge contacts • Includes heat sink Figure 1: 240-Pin VLP RDIMM (ATCA Form Factor) PCB height: 17.9mm (0.704in) Options • Operating temperature1 – Commercial (0°C ≤ TA ≤ +70°C) – Industrial (–40°C ≤ TA ≤ +85°C) • Package – 240-pin DIMM (Pb-free) • Frequency/CAS latency2 – 3ns @ CL = 5 (DDR2-667) – 3.75ns @ CL = 4 (DDR2-533) • PCB height – 17.9mm (0.704in) Marking None I Y -667 -53E Notes: 1. Contact Micron for industrial temperature module offerings. 2. CL = CAS (READ) latency; registered mode will add one clock cycle to CL. Table 1: Key Timing Parameters Speed Grade -667 -53E Industry Nomenclature PC2-5300 PC2-4200 Data Rate (MT/s) CL = 5 667 – CL = 4 533 533 tRCD (ns) 15 15 tRP (ns) 15 15 tRC (ns) 55 55 www.DataSheet4U.com PDF:09005aef82c2573c/Source: 09005aef82c25715 HVQ72C1Gx72.fm - Rev. A 7/07 EN 1 Micron Technology, Inc., reserves the right to change products or specifications without notice. ©2007 Micron Technology, Inc. All rights reserved. Products and specifications discussed herein are subject to change by Micron without notice. 1 page 8GB (x72, ECC, QR) 240-Pin DDR2 SDRAM VLP RDIMM Functional Block Diagram Functional Block Diagram Figure 2: Functional Block Diagram VSS RS0# RS1# RS2# RS3# DQS0 DQS0# DQ0 DQ1 DQ2 DQ3 DQS1 DQS1# DQ8 DQ9 DQ10 DQ11 DQS2 DQS2# DQ16 DQ17 DQ18 DQ19 DQS3 DQS3# DQ24 DQ25 DQ26 DQ27 DQS4 DQS4# DQ32 DQ33 DQ34 DQ35 DQS5 DQS5# DQ40 DQ41 DQ42 DQ43 DQS6 DQS6# DQ48 DQ49 DQ50 DQ51 DQS7 DQS7# DQ56 DQ57 DQ58 DQ59 DQS8 DQS8# CB0 CB1 CB2 CB3 S0# S1# S2# S3# BA0–BA2 A0–A15 RAS# CAS# WE# CKE0 CKE1 ODT0 ODT1 PAR_IN RESET# DM CS# DQS DQS# DQ DQ U1R0 DQ DQ DM CS# DQS DQS# DQ DQ U1R1 DQ DQ DM CS# DQS DQS# DQ DQ U1R2 DQ DQ DM CS# DQS DQS# DQ DQ U1R3 DQ DQ DM CS# DQS DQS# DQ DQ U2R0 DQ DQ DM CS# DQS DQS# DQ DQ U2R1 DQ DQ DM CS# DQS DQS# DQ DQ U2R2 DQ DQ DM CS# DQS DQS# DQ DQ U2R3 DQ DQ DM CS# DQS DQS# DQ DQ U3R0 DQ DQ DM CS# DQS DQS# DQ DQ U3R1 DQ DQ DM CS# DQS DQS# DQ DQ U3R2 DQ DQ DM CS# DQS DQS# DQ DQ U3R3 DQ DQ DM CS# DQS DQS# DQ DQ U4R0 DQ DQ DM CS# DQS DQS# DQ DQ U4R1 DQ DQ DM CS# DQS DQS# DQ DQ U4R2 DQ DQ DM CS# DQS DQS# DQ DQ U4R3 DQ DQ DM CS# DQS DQS# DQ DQ U8R0 DQ DQ DM CS# DQS DQS# DQ DQ U8R1 DQ DQ DM CS# DQS DQS# DQ DQ U8R2 DQ DQ DM CS# DQS DQS# DQ DQ U8R3 DQ DQ DM CS# DQS DQS# DQ DQ U9R0 DQ DQ DM CS# DQS DQS# DQ DQ U9R1 DQ DQ DM CS# DQS DQS# DQ DQ U9R2 DQ DQ DM CS# DQS DQS# DQ DQ U9R3 DQ DQ DM CS# DQS DQS# DQ DQ U10R0 DQ DQ DM CS# DQS DQS# DQ DQ U10R1 DQ DQ DM CS# DQS DQS# DQ DQ U10R2 DQ DQ DM CS# DQS DQS# DQ DQ U10R3 DQ DQ DM CS# DQS DQS# DQ DQ U11R0 DQ DQ DM CS# DQS DQS# DQ DQ U11R1 DQ DQ DM CS# DQS DQS# DQ DQ U11R2 DQ DQ DM CS# DQS DQS# DQ DQ U11R3 DQ DQ DM CS# DQS DQS# DQ DQ U5R0 DQ DQ DM CS# DQS DQS# DQ DQ U5R1 DQ DQ DM CS# DQS DQS# DQ DQ U5R2 DQ DQ DM CS# DQS DQS# DQ DQ U5R3 DQ DQ DQS9 DQS9# DQ4 DQ5 DQ6 DQ7 DQS10 DQS10# DQ12 DQ13 DQ14 DQ15 DQS11 DQS11# DQ20 DQ21 DQ22 DQ23 DQS12 DQS12# DQ28 DQ29 DQ30 DQ31 DQS13 DQS13# DQ36 DQ37 DQ38 DQ39 DQS14 DQS14# DQ44 DQ45 DQ46 DQ47 DQS15 DQS15# DQ52 DQ53 DQ54 DQ55 DQS16 DQS16# DQ60 DQ61 DQ62 DQ63 DQS17 DQS17# CB4 CB5 CB6 CB7 DM CS# DQS DQS# DQ DQ U22R0 DQ DQ DM CS# DQS DQS# DQ DQ U22R1 DQ DQ DM CS# DQS DQS# DQ DQ U22R2 DQ DQ DM CS# DQS DQS# DQ DQ U22R3 DQ DQ DM CS# DQS DQS# DQ DQ U21R0 DQ DQ DM CS# DQS DQS# DQ DQ U21R1 DQ DQ DM CS# DQS DQS# DQ DQ U21R2 DQ DQ DM CS# DQS DQS# DQ DQ U21R3 DQ DQ DM CS# DQS DQS# DQ DQ U20R0 DQ DQ DM CS# DQS DQS# DQ DQ U20R1 DQ DQ DM CS# DQS DQS# DQ DQ U20R2 DQ DQ DM CS# DQS DQS# DQ DQ U20R3 DQ DQ DM CS# DQS DQS# DQ DQ U19R0 DQ DQ DM CS# DQS DQS# DQ DQ U19R1 DQ DQ DM CS# DQS DQS# DQ DQ U19R2 DQ DQ DM CS# DQS DQS# DQ DQ U19R3 DQ DQ DM CS# DQS DQS# DQ DQ DQ U16R0 DQ DM CS# DQS DQS# DQ DQ DQ U16R1 DQ DM CS# DQS DQS# DQ DQ DQ U16R2 DQ DM CS# DQS DQS# DQ DQ DQ U16R3 DQ DM CS# DQS DQS# DQ DQ U15R0 DQ DQ DM CS# DQS DQS# DQ DQ U15R1 DQ DQ DM CS# DQS DQS# DQ DQ U15R2 DQ DQ DM CS# DQS DQS# DQ DQ U15R3 DQ DQ DM CS# DQS DQS# DQ DQ U14R0 DQ DQ DM CS# DQS DQS# DQ DQ U14R1 DQ DQ DM CS# DQS DQS# DQ DQ U14R2 DQ DQ DM CS# DQS DQS# DQ DQ U14R3 DQ DQ DM CS# DQS DQS# DQ DQ U13R0 DQ DQ DM CS# DQS DQS# DQ DQ U13R1 DQ DQ DM CS# DQS DQS# DQ DQ U13R2 DQ DQ DM CS# DQS DQS# DQ DQ U13R3 DQ DQ DM CS# DQS DQS# DQ DQ U18R0 DQ DQ DM CS# DQS DQS# DQ DQ U18R1 DQ DQ DM CS# DQS DQS# DQ DQ U18R2 DQ DQ DM CS# DQS DQS# DQ DQ U18R3 DQ DQ U7, U17 R e g i s t e r s Rank 0 = U1R0–U5R0, U8R0–U11R0, U13R0–U16R0, U18R0–U22R0 Rank 1 = U1R1–U5R1, U8R1–U11R1, U13R1–U16R1, U18R1–U22R1 Rank 2 = U1R2–U5R2, U8R2–U11R2, U13R2–U16R2, U18R2–U22R2 RS0#: Rank 0 Rank 3 = U1R3–U5R3, U8R3–U11R3, U13R3–U16R3, U18R3–U22R3 RS1#: Rank 1 RS2#: Rank 2 RS3#: Rank 3 RBA0–RBA2: DDR2 SDRAM RA0–RA13: DDR2 SDRAM RRAS#: DDR2 SDRAM RCAS#: DDR2 SDRAM U12 SCL SPD EEPROM WP A0 A1 A2 VSS SA0 SA1 SA2 SDA CK0 CK0# RESET# RWE#: DDR2 SDRAM RCKE0: Rank 0, Rank 1 RCKE1: Rank 2, Rank 3 VDDSPD RODT0: Rank 0, Rank 1 ODT tied to Vss at SDRAM RODT1: Rank 2, Rank 3 ODT tied to Vss at SDRAM ERR_OUT VDD/VDDQ VREF VSS U6 PLL DDR2 SDRAM x 8 DDR2 SDRAM x 8 DDR2 SDRAM x 8 DDR2 SDRAM x 8 DDR2 SDRAM x 8 DDR2 SDRAM x 8 DDR2 SDRAM x 8 DDR2 SDRAM x 8 DDR2 SDRAM x 8 Register x 2 SPD EEPROM DDR2 SDRAM DDR2 SDRAM DDR2 SDRAM PDF:09005aef82c2573c/Source: 09005aef82c25715 HVQ72C1Gx72.fm - Rev. A 7/07 EN 5 Micron Technology, Inc., reserves the right to change products or specifications without notice. ©2007 Micron Technology, Inc. All rights reserved. 5 Page 8GB (x72, ECC, QR) 240-Pin DDR2 SDRAM VLP RDIMM Serial Presence-Detect Serial Presence-Detect Table 12: Serial Presence-Detect EEPROM DC Operating Conditions All voltages referenced to VSS Parameter/Condition Supply voltage Input high voltage: Logic 1; All inputs Input low voltage: Logic 0; All inputs Output low voltage: IOUT = 3mA Input leakage current: VIN = GND to VDD Output leakage current: VOUT = GND to VDD Standby current Power supply current, READ: SCL clock frequency = 100 kHz Power supply current, WRITE: SCL clock frequency = 100 kHz Symbol VDDSPD VIH VIL VOL ILI ILO ISB ICCR ICCW Min 1.7 VDDSPD × 0.7 –0.6 – 0.1 0.05 1.6 0.4 2 Max 3.6 VDDSPD + 0.5 VDDSPD × 0.3 0.4 3 3 4 1 3 Units V V V V µA µA µA mA mA Table 13: Serial Presence-Detect EEPROM AC Operating Conditions All voltages referenced to VSS Parameter/Condition SCL LOW to SDA data-out valid Time the bus must be free before a new transition can start Data-out hold time SDA and SCL fall time Data-in hold time Start condition hold time Clock HIGH period Noise suppression time constant at SCL, SDA inputs Clock LOW period SDA and SCL rise time SCL clock frequency Data-in setup time Start condition setup time Stop condition setup time WRITE cycle time Symbol tAA tBUF tDH tF tHD:DAT tHD:STA tHIGH tI tLOW tR fSCL tSU:DAT tSU:STA tSU:STO tWRC Min 0.2 1.3 200 – 0 0.6 0.6 – 1.3 – – 100 0.6 0.6 – Max 0.9 – – 300 – – – 50 – 0.3 400 – – – 10 Units µs µs ns ns µs µs µs ns µs µs kHz ns µs µs ms Notes 1 2 2 3 4 Notes: 1. To avoid spurious start and stop conditions, a minimum delay is placed between SCL = 1 and the falling or rising edge of SDA. 2. This parameter is sampled. 3. For a restart condition, or following a WRITE cycle. 4. The SPD EEPROM WRITE cycle time (tWRC) is the time from a valid stop condition of a write sequence to the end of the EEPROM internal ERASE/PROGRAM cycle. During the WRITE cycle, the EEPROM bus interface circuit is disabled, SDA remains HIGH due to pull-up resis- tance, and the EEPROM does not respond to its slave address. PDF:09005aef82c2573c/Source: 09005aef82c25715 HVQ72C1Gx72.fm - Rev. A 7/07 EN 11 Micron Technology, Inc., reserves the right to change products or specifications without notice. ©2007 Micron Technology, Inc. All rights reserved. 11 Page

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Número de pieza	Descripción	Fabricantes
MT72HVQ1G72PY-53E	DDR2 SDRAM VLP RDIMM	Micron Technology

Número de pieza	Descripción	Fabricantes
SLA6805M	High Voltage 3 phase Motor Driver IC.	Sanken
SDC1742	12- and 14-Bit Hybrid Synchro / Resolver-to-Digital Converters.	Analog Devices

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